Verilog编程网站学习——门电路、组合电路、时序电路

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发布时间：2019-05-26

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Verilog编程网站学习——门电路、组合电路、时序电路

一、Verilog编程网站

在线练习网站：

中文导学：

二、门电路

（一）与门

题目链接：

关系图

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题目：本题要求使用 Verilog 语言描述一个模块，实现下图中与门。

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解：图中in2输入信号需要取反。

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&和&&的区别：&是逐位与，而&&是逻辑与。

（二）NOR门

题目链接：

关系图

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问题：本题要求使用 Verilog 实现一个 NOR 门，注意这里其实是或非门，而不是更常见的异或门，或非门是或门的输出取反。

解：

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（三）异或门

题目链接：

异或门的输入输出可以概括为：（输入）相同（输出）为 0 ，不同为 1 。

关系图

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题目：本题要求使用 Verilog 实现一个XNOR 门,如下图：

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解：此处foo中间信号取反这里写中间信号是为了便于理解，实际编程中应该为assign out = (in1 ~^ in2) ^ in3;以节约资源。

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三、组合电路

（一）组合电路一

题目链接：

题目：完成下图中的电路。

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解：由图中电路图可知，需要3个assign语句，2个中间信号。

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为便于理解，可为：

module top_module(	input x,	input y,	output z);	wire z1, z2, z3, z4;	A ia1 (x, y, z1);	B ib1 (x, y, z2);	A ia2 (x, y, z3);	B ib2 (x, y, z4);		assign z = (z1 | z2) ^ (z3 & z4);endmodulemodule A (	input x,	input y,	output z);	assign z = (x ^ y) & x;	endmodulemodule B (	input x,	input y,	output z);	assign z = ~(x ^ y);endmodule

这里的A、B两个模块为之前的题目。

（二）组合电路二

实现下图中表示的电路：

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解：代码应该有 4 个 assign 语句，对应四个逻辑门，或者说模块。

`default_nettype nonemodule top_module (    input a,    input b,    input c,    input d,    output out,    output out_n);    assign	out   = （a & b）| (c & d);    assign	out_n = （~a & b）| (c & d);endmodule

default_nettype none 是一个宏定义语句,这里是直接驱动。为便于理解代码可为：default_nettype none
module top_module(
input a,
input b,
input c,
input d,
output out,
output out_n );
wire and_1 = a & b;
wire and_2 = c & d;
wire or_1 = and_1 | and_2;
assign out = or_1;
assign out_n = ~or_1;
endmodule
为什么没有说好的 4 个 assign 语句，因为在定义 3 个中间信号的同时，还给它们赋了值，这在 Verilog 语法中也是允许的。

（三）组合电路三

题目链接：

实现下图中表示的电路：

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解：本题要实现个稍稍复杂的电路：数电芯片 7458 。它有 10 个输入信号，2 个输出信号。你可以选择对每个输出信号，使用一个 assign 语句，也可以先产生第一级逻辑门输出的 4 个中间信号。有时间的话，两种方式都可以尝试下。

使用assign语句：

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module top_module (     input p1a, p1b, p1c, p1d, p1e, p1f,    output p1y,    input p2a, p2b, p2c, p2d,    output p2y );    assign p1y = (p1a & p1b & p1c) | (p1d & p1e & p1f);    assign p2y = (p2a & p2b) | (p2d & p2c);endmodule

三、时序电路

（一）时序电路一

题目链接：

实现下图电路，包含两个输入和一个输出(实现D触发器的功能)。实例化三个my_dff，然后将它们连接在一起，构成长度为3的移位寄存器。注意：clk端口需要连接到所有的寄存器实例上。

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解：

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（二）时序电路二

题目链接：

实现下图电路：

在这里插入图片描述

解：给出了一个可以做16bit加法的模块add16，实例化两个add16以达到32bit加法的。一个add16模块计算结果的低16位，另一个add16模块在接收到第一个的进位后计算结果的高16位。此32bit加法器不需要处理输入进位(假设为0)和输出进位(无需进位)，但为了内部模块为了结果的正确仍要处理进位信号。(换句话说，add16模块执行16bit的a+b+cin，而顶层模块执行32bit的a+b)。

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